Nama : Soni Sasongko A

NIM : 123080112

Plug : 8

Pada praktikum tanggal 7 april kemarin kita memasuki bab 5 yaitu bab rangkaian flip-flop,rangkaian flip-flop merupakan suatu rangkaian yang terdiri dari dua elemen aktif (transistor) yang kerjanya saling bergantian.dalam paktikum tersebut saya masih kurang dapat memahami tentang kegunaan dari flip-flop itu sendiri.jadi tidak banyak yang dapat saya simpulkan dari praktikum kali ini.tapi saya akan berusaha untuk mempelajari rangkaian tersebut

Pendahuluan - JK Flip-Flop

Suatu flip-flop JK merupakan perbaikan dari flip flop SR-dalam keadaan tak tentu dari tipe SR didefinisikan dalam jenis JK. Input J dan K bersikap seperti masukan S dan R untuk menetapkan dan menghapus catatan flip-flop (yang di flip flop JK-, huruf J adalah untuk mengatur dan huruf K adalah untuk jelas). Ketika logika 1 input dilakukan J dan K secara bersamaan, switch flip-flop untuk komplemennya, yaitu., Jika Q = 1, beralih ke Q = 0 dan sebaliknya.

Sebuah JK clock flip-flop ditunjukkan pada Gambar 6. Output Q ANDed dengan K dan input CP sehingga flop-flip dibersihkan selama pulsa clock hanya jika Q sebelumnya 1. Demikian pula, ouput Q 'ANDed dengan input J dan CP sehingga flop-flip diatur dengan pulsa clock hanya jika Q' sebelumnya 1.

Perhatikan bahwa karena koneksi umpan balik dalam flip flop-JK, sebuah sinyal CP yang tetap menjadi 1 (saat J = K = 1) setelah output telah dilengkapi sekali akan menyebabkan diulang dan transisi yang berkesinambungan dari output. Untuk menghindari ini,clock harus memiliki durasi waktu kurang dari delay propagasi melalui flip-flop. Alasan yang sama juga berlaku untuk flip-flop T disajikan berikutnya.

(a) Logic diagram

(b) Graphical symbol

(c) Transition table

Pendahuluan - Flip-Flop D

D flip-flop yang ditunjukkan pada Gambar 5 merupakan modifikasi dari clock SR flip-flop. Masukan D pergi langsung ke input S dan komplemen dari input D pergi ke input R. Input D adalah sampel selama terjadinya sebuah pulsa clock.

(a) Logic diagram with NAND gates

(b) Graphical symbol

(c) Transition table

Pendahuluan - Master-Slave Flip-Flop

Master-slave flip-flop dibentuk dari dua buah SR flip-flop.Diagram logika dari flip flop SR-ditunjukkan pada Gambar 9. Ketua flip-flop yang diaktifkan di tepi positif pulsa jam CP dan slave flip-flop dinonaktifkan oleh inverter.

Hubungan waktu ditunjukkan pada Gambar 10 dan diasumsikan bahwa flip-flop dalam keadaan yang jelas sebelum terjadinya pulsa clock.

Figure 10. Timing relationship in a master slave flip-flop